IMPLEMENTAÇÃO DE ARQUITETURAS DE PILHA UDP/IP EM HARDWARE RECONFIGURÁVEL BASEADO NO DESEMPENHO DE VAZÃO, LATÊNCIA E TAXA DE PERDA DE QUADROS
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Data
2010-03-11Autor
Herrmann, Fernando Luís 
Primeiro orientador
Martins, João Baptista dos Santos
Primeiro membro da banca
Silva Jr, Diógenes Cecilio da
Segundo membro da banca
Nunes, Raul Ceretta
Terceiro membro da banca
Medina, Roseclea Duarte
Metadata
Mostrar registro completoResumo
Este trabalho apresenta a implementação de três arquiteturas da pilha de comunicação UDP/IP em hardware reconfigurável. Também apresenta o desenvolvimento de um Testador
baseado na metodologia da RFC 2544 e implementado em uma placa dotada de dispositivo FPGA. Esse Testador foi utilizado na obtenção dos resultados de vazão, latência e taxa de perda de quadros. O desempenho do projeto apresentou, em média, 89% a mais de vazão, para quadros de 64 bytes, que uma pilha de comunicação implementada em software (PC) e executada sobre um microprocessador de propósito geral. Em termos de latência, o projeto apresentou uma latência 389 vezes menor para quadros de 64 bytes e 13 vezes menor para quadros de 1518 bytes, que o PC. E em relação à taxa de perda de quadros, o projeto não apresentou perda para
nenhum dos tamanhos de quadros utilizados durante os testes, enquanto o PC apresentou perda de quase 98% para quadros de 64 bytes.