Implementação de arquiteturas de pilha UDP/IP em hardware reconfigurável baseado no desempenho de vazão, latência e taxa de perda de quadros
Fecha
2010-03-11Metadatos
Mostrar el registro completo del ítemResumen
Este trabalho apresenta a implementação de três arquiteturas da pilha de comunicação UDP/IP em hardware reconfigurável. Também apresenta o desenvolvimento de um Testador
baseado na metodologia da RFC 2544 e implementado em uma placa dotada de dispositivo FPGA. Esse Testador foi utilizado na obtenção dos resultados de vazão, latência e taxa de perda de quadros. O desempenho do projeto apresentou, em média, 89% a mais de vazão, para quadros de 64 bytes, que uma pilha de comunicação implementada em software (PC) e executada sobre um microprocessador de propósito geral. Em termos de latência, o projeto apresentou uma latência 389 vezes menor para quadros de 64 bytes e 13 vezes menor para quadros de 1518 bytes, que o PC. E em relação à taxa de perda de quadros, o projeto não apresentou perda para
nenhum dos tamanhos de quadros utilizados durante os testes, enquanto o PC apresentou perda de quase 98% para quadros de 64 bytes.