Implementação e avaliação de desempenho de um código corretor de erros multi-bit em memórias SRAM
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Data
2022-02-18Primeiro membro da banca
Prior, Cesar Augusto
Segundo membro da banca
Costa, Eduardo Antonio César da
Metadata
Mostrar registro completoResumo
O presente trabalho tem como objetivo apresentar a análise de desempenho e a implementação
do algoritmo de ECC capaz de corrigir 4 erros de um único MBU. Para tanto foi
desenvolvido seu código HDL, gerado vetores de testes para validação de seu funcionamento
e implementação em FPGA e ASIC. Para sua implementação em FPGA optou-se
por utilizar as famílias Spartan 3, Spartan 6 e Artix 7 da Xilinx por possuírem tecnologias
de fabricação distintas, permitindo uma comparação entre elas. Para a implementação
em ASIC realizou-se a síntese lógica utilizando o design kit XH018 da XFab e sua versão
modificada tolerante a radiação (RH) da SMDH. A partir da escolha destes fizeram-se 3
sínteses: a de maior frequência sem modificações (XH018 Rápida), a de maior frequência
tolerante a radiação (XH018 RH) e a sem modificação na mesma frequência que a versão
modificada (XH018 Normal). Por fim realizaram-se análises de área, potência e frequência
tanto dos ASICs como das FPGAs e posteriormente compararam-se os dados obtidos.
Após as análises constatou-se que a Artix 7 mostrou-se uma ótima alternativa a circuitos
que não utilizem RH por possuir uma frequência 17 % inferior.
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