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Design space exploration of hybrid topologies and DVFS in on-chip communication networks
dc.contributor.advisor | Beck Rutzig, Mateus | |
dc.creator | Gewehr, Carlos Gabriel de Araujo | |
dc.date.accessioned | 2022-07-06T19:54:19Z | |
dc.date.available | 2022-07-06T19:54:19Z | |
dc.date.issued | 2021-09-24 | |
dc.date.submitted | 2021 | |
dc.identifier.uri | http://repositorio.ufsm.br/handle/1/25253 | |
dc.description | Trabalho de conclusão de curso (graduação) - Universidade Federal de Santa Maria, Centro de Tecnologia, Curso de Engenharia de Computação, RS, 2021. | por |
dc.description.abstract | Multi-Processor Systems-on-Chip (MPSoCs) have been established as the standard platform for high-performance applications in the semiconductor industry. With an increasing number of Processing Elements (PEs) within a die, scalability is one of the foremost concerns. Networks-on-Chip (NoCs) have been proposed as a way of mitigating this issue, as an alternative for the well-known design techniques, using Busses and Crossbars, for interconnecting PEs. Despite providing the necessary means for scalable communication, NoCs are still associated to great power and on-chip area costs. Recent research efforts have demonstrated the use of Dynamic Voltage and Frequency Scaling (DVFS) as a promising way of dealing with these challenges. This work aims to make the following contributions to the study of on-chip interconnection networks: Explore the use of hybrid topologies, with Busses, Crossbars and NoCs in the same network, as a way of reducing power and area costs in interconnection networks at design-time; and Propose a DVFS implementation for further power savings at run-time. Demonstrating the effectiveness of the proposal, in the experiments performed, a difference of up to 22% in power and 42% in area can be found between a hybrid topology and a NoC with the same number of PEs. With DVFS, simulations with popular video encoding applications show a power consumption gains of up to 70%, with no signifcant throughput losses in the majority of simulated scenarios. | eng |
dc.language | por | por |
dc.publisher | Universidade Federal de Santa Maria | por |
dc.rights | Acesso Aberto | por |
dc.rights | Attribution-NonCommercial-NoDerivatives 4.0 International | * |
dc.rights.uri | http://creativecommons.org/licenses/by-nc-nd/4.0/ | * |
dc.subject | Arquitetura de computadores | por |
dc.subject | Redes intra-chip | por |
dc.subject | DVFS | eng |
dc.subject | Dynamic voltage and frequency scaling | eng |
dc.subject | Computer architecture | eng |
dc.subject | On-chip interconnection networks | eng |
dc.title | Design space exploration of hybrid topologies and DVFS in on-chip communication networks | por |
dc.type | Trabalho de Conclusão de Curso de Graduação | por |
dc.degree.local | Santa Maria, RS, Brasil. | por |
dc.description.resumo | Multi-Processor Systems-on-Chip (MPSoCs) estabeleceram-se como a plataforma padrão para aplicaçoes de alta performance na industria de semicondutores. Com uma crescente quantidade de Processing Elements (PEs) integrados em um mesmo die, escalabilidade é um dos principais problemas a resolver. Networks-on-Chip (NoCs) foram propostas como forma de atender esta demanda, provendo uma alternativa as tradicionais tecnicas para interconectar PEs, usando Barramentos e Crossbars. Apesar de oferecer os meios necessarios para comunicação com escalabilidade, NoCs ainda estão associadas a grandes custos iniciais em area e consumo de potência. Trabalhos de pesquisa recentes demonstram o uso de Dynamic Voltage and Frequency Scaling (DVFS) como meio para enfrentar esses desafos. Este trabalho visa realizar as seguintes contribuições ao estudo de redes de interconexão intra-chip: Explorar o emprego de topologias hibridas, utilizando Barramentos, Crossbars e NoCs em uma mesma rede, como forma de reduzir custos de area e potência em tempo de projeto; e Propor uma implementação de DVFS, para ganhos adicionais em potência em tempo de execução. Nos experimentos realizados, uma diferença de até 22% em consumo de potência e 42% em area foi observada entre uma topologia hibrida e uma NoC com mesmo numero de PEs. Com DVFS, simulações com aplicações de codificação de video demonstram uma diferença de consumo de poteência de até 70% sem perdas de throughput, no mesmo cenário. | por |
dc.publisher.country | Brasil | por |
dc.publisher.initials | UFSM | por |
dc.subject.cnpq | CNPQ::ENGENHARIAS | por |
dc.publisher.unidade | Centro de Tecnologia | por |