Abstract
No presente trabalho, é desenvolvido um circuito do tipo Phase Locked Loop (PLL) para
a sintetização de frequência. A topologia utilizada é de terceira ordem e foi empregada
uma técnica de compensação de descasamento de correntes no Charge Pump. O projeto
elétrico, desenvolvido em tecnologia CMOS, considerou especificações de área e consumo,
bem como teve que ser ajustado para suportar variações de temperatura, tensão
de alimentação e processos. O PLL projetado eleva uma frequência de 20MHz para
240MHz, tendo 82 pico segundos de jitter RMS, consumo de 115μW e uma área estimada
de 0.0026mm2.