Projeto de um conversor A/D sar com compartilhamento de carga: sintese lógica do controle e projeto elétrico do DAC e comparador
Abstract
O trabalho apresenta o projeto de um conversor analógico-digital por aproximações
sucessivas (SAR ADC). Na construção mais usual, um SAR ADC necessita de um
circuito de controle lógico, um conversor digital-analógico (DAC) e um circuito comparador.
O bloco de controle lógico é descrito em Very High Speed Integrated Circuits
Hardware Description Language (VHDL) e sintetizado através da ferramenta Register
Transfer Level Compiler (RTL Compiler)® do software Cadence®. No bloco do DAC,
a arquitetura por compartilhamento de carga (CS) foi escolhida por apresentar menor
consumo de energia quando comparado à arquitetura por redistribuição de carga
(CR). No projeto do comparador é empregada uma topologia que mitiga os atrasos de
comparação e, consequentemente, reduz o tempo de conversão do ADC. O SAR ADC
CS possui resolução de 6 bits, é alimentado em 1,8 V e converte sinais diferenciais de
entrada com range de 0 V a 1,8 V. O conversor é projetado em tecnologia Metal-Óxido-
Silício Complementar (CMOS), usando o processo de fabricação TSMC180 (CMOS
0,18 μm), utilizando o Process Design Kit (PDK) - MIXED SIGNAL RF GENERAL
PURPOSE II. O ADC implementado alcança um número efetivo de bits (ENOB) igual
a 5,2 bits para uma frequência de conversão de 12,5 MSa/s. O máximo erro de DNL
registrado é de +0,53 LSB, estando os erros de INL dentro da faixa de 0,4 LSB. A
energia consumida por amostragem fica em torno de 292 W, sendo apresentado a
figura de mérito igual a 645,26 fJ/convertion.
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- TCC Engenharia Elétrica [160]