dc.contributor.advisor | Aita, André Luiz | |
dc.creator | Müller, Alex | |
dc.date.accessioned | 2020-01-07T15:25:38Z | |
dc.date.available | 2020-01-07T15:25:38Z | |
dc.date.issued | 2019-12-09 | |
dc.date.submitted | 2019-12-09 | |
dc.identifier.uri | http://repositorio.ufsm.br/handle/1/19318 | |
dc.description.abstract | The paper presents the design of a successive-approximation-register (SAR) analogto-
digital converter (ADC). The most usual construction of the SAR ADC requires a logic
control circuit, a digital-to-analog converter (DAC), and a comparator circuit. The logic
control block is described in Very High Speed Integrated Circuits Hardware Description
Language (VHDL) and synthesized using the Cadence Software Register Transfer
Level Compiler (RTL)® tool. Regarding the DAC block, the charge-sharing (CS) architecture
was chosen since it presents a lower power consumption when compared to the
charge-redistribution (CR) architecture. Comparator design techniques are employed
to mitigate comparison delays, and therefore reduce ADC conversion time. The 6-bits
SAR ADC CS requires a voltage supply of 1.8 V and converts differential input signals,
which ranges from 0 V to 1.8 V. The converter is designed in Complementary Metal-
Oxide-Silicon (CMOS) technology using the TSMC180 (CMOS 0.18um) manufacturing
process, using the Process Design Kit (PDK) - MIXED SIGNAL RF GENERAL PURPOSE
II. The implemented ADC achieves a effective number of bits (ENOB) equal to
5.2 bit for a 12.5 MSa/s conversion frequency. The maximum DNL error registered is
+0.53 LSB, with INL errors within the range of 0.4 LSB. The power consumed per
sampling is around 292 W, with the figure of merit equal to 645.26 fJ/convertion. | eng |
dc.language | por | por |
dc.publisher | Universidade Federal de Santa Maria | por |
dc.rights | Acesso Aberto | por |
dc.subject | Conversor Analógico-Digital por Aproximações Sucessivas (SAR ADC) | por |
dc.subject | Compartilhamento de carga | por |
dc.subject | Busca binária | por |
dc.subject | DAC capacitivo | por |
dc.subject | Successive-Approximation-Register Analog-to-Digital Converter (SAR ADC) | eng |
dc.subject | Charge-sharing | eng |
dc.subject | Binary search | eng |
dc.subject | Logic synthesis | eng |
dc.subject | Capacitive DAC | eng |
dc.subject | Comparators | eng |
dc.subject | Comparadores | por |
dc.subject | Síntese lógica | por |
dc.title | Projeto de um conversor A/D sar com compartilhamento de carga: sintese lógica do controle e projeto elétrico do DAC e comparador | por |
dc.title.alternative | Design of charge-sharing sar ADC: logic synthesis of controller and electrical design of DAC and comparator | eng |
dc.type | Trabalho de Conclusão de Curso de Graduação | por |
dc.degree.local | Santa Maria, RS, Brasil | por |
dc.degree.graduation | Graduação em Engenharia Elétrica | por |
dc.description.resumo | O trabalho apresenta o projeto de um conversor analógico-digital por aproximações
sucessivas (SAR ADC). Na construção mais usual, um SAR ADC necessita de um
circuito de controle lógico, um conversor digital-analógico (DAC) e um circuito comparador.
O bloco de controle lógico é descrito em Very High Speed Integrated Circuits
Hardware Description Language (VHDL) e sintetizado através da ferramenta Register
Transfer Level Compiler (RTL Compiler)® do software Cadence®. No bloco do DAC,
a arquitetura por compartilhamento de carga (CS) foi escolhida por apresentar menor
consumo de energia quando comparado à arquitetura por redistribuição de carga
(CR). No projeto do comparador é empregada uma topologia que mitiga os atrasos de
comparação e, consequentemente, reduz o tempo de conversão do ADC. O SAR ADC
CS possui resolução de 6 bits, é alimentado em 1,8 V e converte sinais diferenciais de
entrada com range de 0 V a 1,8 V. O conversor é projetado em tecnologia Metal-Óxido-
Silício Complementar (CMOS), usando o processo de fabricação TSMC180 (CMOS
0,18 μm), utilizando o Process Design Kit (PDK) - MIXED SIGNAL RF GENERAL
PURPOSE II. O ADC implementado alcança um número efetivo de bits (ENOB) igual
a 5,2 bits para uma frequência de conversão de 12,5 MSa/s. O máximo erro de DNL
registrado é de +0,53 LSB, estando os erros de INL dentro da faixa de 0,4 LSB. A
energia consumida por amostragem fica em torno de 292 W, sendo apresentado a
figura de mérito igual a 645,26 fJ/convertion. | por |
dc.publisher.country | Brasil | por |
dc.publisher.initials | UFSM | por |
dc.subject.cnpq | CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA | por |
dc.publisher.unidade | Centro de Tecnologia | por |